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        verilog使用基礎總結

        作者:一望無際   來源:一望無際的空間   點擊數:  更新時間:2014年06月08日   【字體:
        FPGA的基本語法:

          1:定義一個數據的,定義其位寬和和進制,省略位寬默認32位,省略進制默認十進制,數據之間可以添加下劃線

          2: X表示不確定的值,Z為高阻態

          3parameter參數類型,可以定義為不變的數據,也可以參數的傳遞

          4:定義字符串時通用C語言的部分字符串,如\n,\t

         

         

         

          5:變量數據類型主要分為網絡類型和寄存器類型。網絡類型不能存儲數據,寄存器類型可以存儲數據。(網絡類型:wiretri主要用作連接單元的連線;Supply0對地建模,supply1對電源建模。Wortrior實現線或功能;wandtriand實現線與功能;trireg可以存儲數值和電容節點的建模;tri0tri1用于線邏輯的建模)(寄存器類型:reg型為可定義的無符號整數變量;memoryreg型的一個數組;interger型是32位有符號整數變量)

         6wire型信號可以用于任何方程式的輸入,也可作為assign語句或者實例元件的輸出。

        Reg型數據常用作表示always模塊內的自定信號,常代表觸發器。

         

         

         7:邏輯運算符分為數值的與或非也分為按位運算符。

        縮減運算符依次高位和地位實現邏輯運算。

        關系運算符兩個數據進行關系運算,輸出真假和不確定X

        等式運算符分為邏輯等和嚴格等。邏輯等輸出01X,將X,Z視為不確定的數;關系等分為01,將X,Z視為兩種符號。

        位拼接運算符將兩個數據的某幾位拼接在一起

        三目運算符相當于ifelse,

         

         8:賦值語句分為阻塞賦值和非阻塞賦值

        阻塞賦值也就是說它阻塞了其他賦值語句的執行,只能進行一步一步的執行, a=b

        非阻塞賦值允許其他verilog語句同時進行操作,a<=b

        當使用always時,阻塞賦值來描述組合邏輯,而非阻塞賦值描述時序邏輯。在一個always塊中不要同時使用阻塞邏輯和非阻塞邏輯

         

         

         

         9verilog中有Z四種邏輯值,邏輯值為1則按照真處理,若為Z則按假處理,跳過if中的語句。

        if嵌套中,else總是和它最上面的if來匹配。

        Case語句中的caseendcase成對出現。case語句分為case語句,以常量為參考;casez則以高阻態為參考,當有一個Z是,其結果為真;ca***則以高阻態和不確定值為參考,當有一個為ZX時,結果為真。

        采用‘primitive’對于case的約束主要分為FULL_CASEPARALLEL_CASE。FULL_CASE約束就是讓編譯器默認case語句為完全case。

         

         

        10verilog分為四種循環的方式,其中repeat,forever,while只能用于仿真,不能形成電路。

            Repeat規定循環幾次就循環幾次,需借助beginend進行開始和結束。

        Forever循環常用于產生周期性波形?梢赃M行終止后執行forever之后的語句。

        While是用作一定條件下的循環,滿足條件是連續執行,當條件不滿足時進入while之后的程序。

        For循環部分可以進行仿真和綜合,電路復雜。

         

        11: 塊語句以及過程塊

        塊語句有begin_endfork_join。

        Begin_end塊內可以定義局部變量,其次塊內使用的語句可以被其他語句調用。

        Fork_join塊內語句將同時開始并行執行,按照時間順序,排在最后一個語句執行完之后跳出該程序塊。

        塊內部賦值有assign的連續賦值語句,當右邊的值發生變化時,計算右邊的表達式的值,并將結果付給左邊的變量。具有組合邏輯的特征。

        Always塊可以描述組合邏輯也可以描述時序邏輯。Always塊主要由時序控制條件和執行語句構成。

         

        12:抽象級別的描述主要分為系統級,算法級,RTL級,門級和開關級。

        門級描述就是利用verilog內置的基本門級元件以及他們之間的連接來構筑邏輯電路的模型。

        行為級描述關注的是邏輯電路的輸入/輸出的因果關系,即在任何輸入條件下產生何級輸出,描述的是一種行為特征。

         

         

        13:組合邏輯通過assign實現。而時序的邏輯通過always實現。

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