<acronym id="xonnx"></acronym>
      <td id="xonnx"></td>
    1. <pre id="xonnx"></pre>

      1. 專注電子技術學習與研究
        當前位置:單片機教程網 >> MCU設計實例 >> 瀏覽文章

        “always @(*)”中‘*’所代表的意思

        作者:理想   來源:會員整理上傳   點擊數:  更新時間:2014年05月22日   【字體:

        在絕大多數變成語言中,'*'都是表示包括所有可能,那么在Verilog中是不是也一樣呢?為此,我用modelsim做了一個實驗。

         

        //被測試的電路                                             

        module  test(in,en,rst_n,out);

        input     [1:0]     in;
        input             en;
        input     [1:0]     rst_n;
        output   [3:0]     out;

        reg         [3:0]     out;

        always  @(*)begin
          if(!rst_n)
            out=0;
          else
            out=out+in;
        end

        endmodule

         

        //測試電路,testbench

        ``timescale 10ps/1ps
        module  test_tb;

        reg   [1:0]   in;
        reg           en;
        reg   [1:0]   rst_n;
        wire  [3:0]   out;

        initial begin
          #1  in=1;
          #1  en=0;
          #1  rst_n=1;
          #1  rst_n=0;
          #1  rst_n=1;
          #1  rst_n=2;
          #1  rst_n=3;
          #1  in=1;
          #1  in=2;
          #1  in=3;
        end

        always  #1  en=~en;

        test test_top(in,en,rst_n,out);

        endmodule

         

        說明:這里,被測試的電路中,輸出out等于其本身加上輸入in,但要在'*'的激發下才能進行;在testbench  電 路中,首先復位并初始化各個信號的值,然后再改變各個信號的值,觀察out值的變化,以此來確定'*'所代表的信號。

         

        用modelsim仿真后的波形:



        由仿真后的波形中可以看出:(1)當rst_n復位后,也就是從1變成0時,out變成0,而out賦值語句是包含在always @(*)中的,這就說明rst_n的變化激發了always模塊的執行,則rst_n信號是包含在'*'中的。后面,rst_n每變一次值,out都加上in的值,也證明了'*'包括了rst_n信號。(2)之后,in每變一次值,always模塊都執行一次,out都加上了此時的in值,則說明'*'也包括了in信號。(3)再往后,en不停的從0變成1再變成0,但out的值始終沒變,則說明'*'不包括en信號。

         

        結論:在Verilog中,'*'只包括該模塊中的所有型號,沒在該模塊中出現的信號不包含于'*'。

        關閉窗口

        相關文章

        欧美性色欧美精品视频,99热这里只有精品mp4,日韩高清亚洲日韩精品一区二区,2020国自产拍精品高潮