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        lattice FPGA調試之路— 硬件設計1

        作者:huqin   來源:本站原創   點擊數:  更新時間:2014年05月03日   【字體:

         這篇主要介紹lattice FPGA的硬件設計,選用的器件是ECP3-35EA-8FN484,可以兼容ECP3-70EA-8FN484芯片。
         1、器件內部資源介紹:邏輯資源查找表LUTs:33K;
                                        內嵌存儲塊數SysMemBlock(18kbits):72;
                                        內嵌RAM容量EBR(kbits):1327;    
                                        分布式RAM容量Distributed RAM Bits(kbits):68;
                                        等效乘法器數量18*18 multiplers:64;
                                        3.2G高速收發器serdes(Quad):1;
                                        鎖相環PLLS+DLLS:4+2;
                                        封裝及可用IO:484-ball fbGBA(23mm*23mm),4\295;
        2、Bank分布:共有,9個bank,bank0至bank8,其中serdes quad占用bank4與bank5,bank8主要用來作為芯片的配置管腳或一些專用引腳,只有少部分作為可用io;因此用戶可用IO主要是bank0、bank1、bank2、bank3、bank6、bank7。下圖為ECP3-35EA的bank分布示意圖:
                                                                            
         3、引腳命名方式參考LatticeECP3 Family Handbook文檔編號為HB1009的124至126頁,文檔可在lattice的官網上下載:        http://www.latticesemi.com/en/Products/FPGAandCPLD/LatticeECP3.aspx;
         4、專用引腳、特殊引腳、電源引腳、DDR引腳分布及介紹:
                (1)、PLL/DLL
        時鐘專用輸入引腳: XXXX_GPLLT_FB_A,XXXX_GPLLT_FB_B,XXXX_GPLLT_IN_A,XXXX_GPLLT_IN_B為一組PLL的輸入,XXXX_GPLLT_IN_A與XXXX_GPLLT_IN_B 為時鐘輸入,是一對差分對,XXXX_GPLLT_FB_A與XXXX_GPLLT_FB_B是時鐘反饋輸入,也是差分對,一般不使用。這4個引腳只能當輸入引腳,當單端使用時,只有XXXX_GPLLT_IN_A是專用布線,直接連接到PLL,從另外3個輸入,只能當普通輸入腳,內部走的是普通的布線。PCLK同樣的已差分對出現,當單端輸入時,只有正端是布線到內部專用時鐘網絡,負端只能當普通I/O。
               (2)、 SYS I/O的標準支持:支持單端和差分標準;
                                1、單端標準(1.2/1.5/1.8/2.5/3.3V)的內部比例電平標準包括:LVCOMS、LVTTL、PCI等,                                                                                                           外部參考電平標準:HSTL、SSTL等;
                                2、差分標準:LVDS、RSDS、BLVDS、LVPECL、差分SSTL及差分HSTL等;
                         主要說明下差分IO規則:所有bank都支持LVDS輸入緩沖器,但是只有左側和右側的bank(bank2、3、6、7)可支持真差分輸出緩沖器,上側和下側的bank可支持LVDS輸入緩沖器,但不支持真LVDS輸出,可在這些bank使用仿真LVDS輸出緩沖器。所有bank都支持使用外部電阻組合和互補LVCOMS驅動器支持仿真差分緩沖器。差分對是在原理圖上標有*的引腳。
               (3)、電源引腳: 1、VCCIO(
        1.2/1.5/1.8/2.5/3.3V):共有6組VCCIO電源,每個bank都有一個獨立的VCCIO;
                                       2、VCCAUX(3.3v):輔助電源,一般接3.3v;
                                       3、VCCJ(
        1.2/1.5/1.8/2.5/3.3V :獨立于bank的VCCIO電源,用于JTAG引腳的電氣特性;
                                       4、VCC(1.2V):內核電源,接1.2V;
                                       5、VCCA(1.2V):緩沖電源,接1.2V,主要用于serdes的TX及RX,PLL和參考時鐘ref_clk等;
                                       6、VCCPLL(3.3V):鎖相環電源,接3.3V;
                                       7、Vref:參考電源,主要用于DDR接口;
                                       8、VTT:終端匹配電壓,一般不接,直接懸空,(主要是用于DDR);
                (4)、其他引腳:1、
        SPIFASTN引腳: 不要懸空,接固定電平即可 ;
                                       2、注意
        Serdes的參考時鐘,ECP3是差分電平是CML1.2,建議串0.1uf電容做AC耦合;
                                       3、復位引腳:可以選用任意普通IO作為 復位引腳,都可以用作全局復位;

                        這篇文章先講到這里,有不足之處懇請各位高手指正,謝謝!
                        下篇會獨立講解DDR接口的應用,到時會把相關原理圖貼出來,僅供參考。
         

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